Procesador RISC de doble núcleo con hardware configurable mediante VERILOG

Este libro propone el diseño y la arquitectura de un procesador de doble núcleo en pipeline dinámicamente escalable. La metodología del diseño consiste en la fusión de dos procesadores, en la que dos núcleos independientes pueden transformarse dinámicamente en una unidad de procesamiento más grande, o pueden utilizarse como elementos de procesamiento distintos para lograr un alto rendimiento secuencial y un alto rendimiento paralelo. El procesador ofrece dos modos de ejecución. El modo 1 es un modo multiprogramado para la ejecución de flujos de instrucciones de menor ancho de datos, es decir, cada núcleo puede realizar operaciones de 16 bits de forma individual. El rendimiento mejora en este modo gracias a la ejecución paralela de instrucciones en ambos núcleos, a costa del área. En el modo 2, ambos núcleos de procesamiento se acoplan y se comportan como una única unidad de procesamiento de alto ancho de datos, es decir, pueden realizar operaciones de 32 bits. Para hacer realidad este modo, se necesita una comunicación adicional entre núcleos. El modo puede cambiar dinámicamente, por lo que este procesador puede ofrecer multifuncionalidad con un diseño único. El diseño y la verificación del procesador se han realizado con éxito utilizando Verilog en la plataforma Xilinx 14.1. El procesador se ha verificado tanto en simulación como en síntesis con la ayuda de programas de prueba.