
Rechnerarchitektur
Aufbau, Organisation und Implementierung, inklusive 64-Bit-Technologie und Parallelrechner
Paul Herrmann(Author)
Vieweg+Teubner Verlag
3rd Edition
Published on 27. November 2002
Book
Paperback/Softback
XVIII, 430 pages
978-3-528-25598-5 (ISBN)
Article exhausted; check for reprint
Description
Das kompakte Lehrbuch beschreibt die hardware-technischen Merkmale moderner Rechnerarchitekturen und herstellerabhängig deren konkrete und aktuelle Implementierungen. In weiteren Kapiteln: neueste Entwicklungen auf dem Gebiet der 64 Bit-Architekturen (IA-64, Hammer, UltraSparc III, Power4), der Großrechner (Parallelrechner) und Multimedia.
Reviews / Votes
"Das Buch Herrmanns ist eine gelungene Einführung in die Rechnerarchitektur. [...] Die Themen werden gut aufeinander aufgebaut und durch die vielen Abbildungen sind selbst kompliziertere Sachverhalte leicht."www.postnuke.de, 02.05.2003
More details
Edition
3., vollst. akt. und erw. Aufl. 2002
Language
German
Place of publication
Wiesbaden
Germany
Publishing group
Vieweg & Teubner
Target group
Professional and scholarly
Upper undergraduate
Edition type
Revised edition
Illustrations
39 s/w Abbildungen
39 black & white illustrations
Dimensions
Height: 24 cm
Width: 17 cm
Weight
762 gr
ISBN-13
978-3-528-25598-5 (9783528255985)
DOI
10.1007/978-3-322-80338-2
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Person
Dr. rer. nat. Paul Herrmann ist wissenschaftlicher Mitarbeiter mit dem Arbeitsgebiet "Logic Design Automation" am Institut für Informatik der Universität Leipzig. Das Buch entstand auf der Grundlage eines Skriptums und Lehrveranstaltungen zusammen mit Prof. Spruth, Universität Leipzig.
Content
1 Einführung.- 1.1 Allgemeine Einführung.- 1.2 Rechnerarchitektur-Begriff.- 1.3 Definitionen.- 1.4 Software-Architektur.- 1.5 Hardware-Architektur.- 1.6 Prinzipieller Rechneraufbau.- 1.7 Hardware-Kosten eines Rechnersystems.- 1.8 Wichtige Kenngrößen einer Rechnerarchitektur.- 2 Technologische Grundlagen.- 2.1 Einführung.- 2.2 Integration in der Chip-Technologie.- 2.3 Prozessor-Design und Hardware-Implementierung.- 2.4 Energieprobleme in Rechnersystemen.- 2.5 SOI-Technologie.- 3 Einfachst-Rechner.- 3.1 Einführung.- 3.2 Architektur-Entscheidungen.- 3.3 Funktions-Einheiten.- 3.3.1 Logische Einheit.- 3.3.2 Steuerung der ALU.- 3.3.3 Die Register.- 3.3.3.1 Funktion der Register.- 3.3.3.2 Register-Implementierung.- 3.3.4 Multiplexer.- 3.3.5 Der Hauptspeicher.- 3.3.6 Bussystem.- 3.3.7 Ablaufsteuerung.- 3.3.8 Das Leitwerk.- 3.3.9 Ein- und Ausgabe-Einheit.- 3.3.10 Unterschiede zu realen Rechner-Implementierungen.- 4 Adressierung.- 4.1 Einführung.- 4.2 Universalregister-Maschinen.- 4.3 Byte Ordering.- 4.4 Befehlsarten.- 4.5 Registersatz der Zentraleinheit.- 4.6 Befehlsformat und Adressierungsarten.- 4.7 64 Bit-Architekturen.- 5 Speichernutzung.- 5.1 Einführung.- 5.2 Aufteilung des Hauptspeichers.- 5.3 Speicherschutz.- 5.4 Multitasking und Multiprogrammierung.- 5.4.1 Multitasking.- 5.4.2 Multiprogrammierung.- 5.4.3 Speicherschutz in multiprogrammierten Betriebssystemen.- 5.4.4 Speicherzerstückelung.- 5.4.5 Overlay-Technik.- 6 Virtuelle Speicher.- 6.1 Einführung.- 6.2 Virtueller und realer Adressraum.- 6.3 Adressumsetzung.- 6.4 Demand Paging.- 6.5 Prozessverwaltung.- 6.5.1 Einfache virtuelle Speicher.- 6.5.2 Mehrfacher virtueller Speicher.- 6.5.2.1 DEC VAX-Architektur.- 6.5.2.2 IBM /390-Architektur.- 6.5.2.3 Motorola-IBM-Architekturen.- 6.5.3 Seitengrößen.- 6.6 Lokalitäts-Prinzip.- 6.7 Seiten-Attribute.- 6.8 Adressumsetzpuffer.- 6.8.1 Voll-assoziativer Adressumsetzpuffer.- 6.8.1.1 Aufbau und Funktionsweise.- 6.8.1.2 Adressumsetzpuffer-Ersetzungs-Algorithmen.- 6.8.2 Set-assoziativer Adressumsetzpuffer.- 6.9 Der externe Seitenspeicher.- 7 Virtuelle Speicherverwaltung in Multiprogrammsystemen.- 7.1 Funktionsweise.- 7.2 Gemeinsame Seitentafel verschiedener Prozesse.- 7.3 Ein- /Ausgabe-Operationen.- 8 Segmentierung.- 8.1 Einführung.- 8.2 IBM RS/6000 Segmentierung.- 8.3 IBM ESA/370 (/390) Segmentierung.- 8.4 Segmentierung der Intel-Architekturen.- 9 Hauptspeicher.- 9.1 Hauptspeicher-Technologien.- 9.2 Implementierungsarten einer Speicherzelle.- 9.2.1 Statische Speicherzelle.- 9.2.2 Dynamische Speicherzelle.- 9.2.2.1 Funktionsweise.- 9.2.2.2 Fehlererkennung und-korrektur.- 9.2.2.3 Zuverlässigkeit und Fehler-Codes.- 9.3 Adressierung des Hauptspeichers.- 9.4 Preisgestaltung von Hauptspeicher-Chips.- 9.5 Erweiterungsspeicher (expanded storage).- 9.6 Extended Refresh Devices.- 9.7 Techniken zur Beschleunigung der Hauptspeicherzugriffe.- 9.7.1 Einführung.- 9.7.2 Speicherverschachtelung (Memory Interleaving).- 9.7.3 Cache-Speicher.- 9.7.3.1 Technologie.- 9.7.3.2 Cache-Prinzip.- 9.7.3.3 Cache ohne virtuelle Speichertechnik.- 9.7.3.4 Leistungsfähigkeit des Cache-Speichers.- 9.7.3.5 Datengültigkeit.- 9.7.3.6 Nachladen des Cache.- 9.7.3.7 L1-, L2-Cache.- 9.7.3.8 Cache mit virtueller Speichertechnik.- 9.7.4 Prefetch-Buffer.- 9.7.5 Pro und Kontra Havard-Architektur.- 10 Mikroprogrammierung.- 10.1 Horizontale Mikroprogramme.- 10.2 Vertikale Mikroprogramme.- 10.3 Adressierung mittels Statusinformation.- 10.4 Zweistufige Mikroprogramme.- 10.5 High Level Microcode.- 11 Pipelines.- 11.1 Einführung.- 11.2 Daten- und Steuerfluss.- 11.2.1 Datenflusskonflikt.- 11.2.2 Steuerflusskonflikt.- 11.2.2.1 Delayed Branch.- 11.2.2.2 Branch Prediction.- 11.2.2.3 Branch History Table.- 11.3 Pipeline-Speedup.- 12 RISC-Architektur.- 12.1 Einführung.- 12.2 Theoretische Eigenschaften von RISC-Architekturen.- 12.3 Praktische Merkmale moderner RISC-Implementierungen.- 12.4 Moderne RISC-Architekturen.- 12.5 RISC-Identifikation.- 12.6 Swing-Architekturen.- 13 Leistungsverhalten von Rechnern.- 13.1 Einführung.- 13.2 CPU-Leistung.- 13.3 Hauptspeicher-Effizienz.- 13.4 E/A-Leistung.- 13.5 Benchmark.- 13.5.1 Einführung.- 13.5.2 Whetstone-Benchmark.- 13.5.3 Dhrystone.- 13.5.4 Linpack.- 13.5.5 SPEC-Benchmarks.- 13.5.6 TPC-Benchmarks.- 13.5.7 Hard-und Software-Monitore.- 14 Superskalare Architekturen.- 14.1 Einführung.- 14.2 Superskalare Architekturen.- 14.2.1 Intel Pentium.- 14.3 Superpipelining.- 14.3.1 DEC Alpha.- 14.3.2 Intel 80860.- 14.3.3 IBM RS/6000.- 14.4 VLIW-Architekturen.- 15 Dynamic Execution.- 15.1 Einführung.- 15.2 Pentium Pro.- 15.2.1 P6-Branch Prediction.- 15.2.2 Mittlerer Teil der P6-Pipeline.- 15.2.2.1 Speculative Execution.- 15.2.2.2 Register Renaming.- 15.2.2.3 Out of Order Execution.- 15.2.3 Reservation Station.- 15.2.4 Memory Reorder Buffer.- 15.3 P6-kompatible Rechnerarchitekturen.- 15.4 Pentium 4.- 15.4.1 Trace-Cache.- 15.4.2 Die Pipeline.- 15.4.3 Rapid Execution Engine.- 15.5 Entwicklungs-Tendenzen.- 16 Reale 64 Bit-Architekturen.- 16.1 IA-64.- 16.1.1 Befehlsformat.- 16.1.2 Assembler-Format.- 16.1.3 Predication.- 16.1.4 Control Speculation.- 16.1.5 Data Speculation.- 16.1.6 Software Pipelining.- 16.1.7 Register der IA-64-Architektur.- 16.1.8 Register Stack.- 16.1.9 Itanium-Implementierung.- 16.2 X86-64 und der AMD Hammer.- 16.3 MIPS64.- 16.3.1 MIPS64-Architektur.- 16.3.2 5Kf.- 16.3.3 20Kc.- 16.4 Sun Ultra Sparc III.- 16.5 IBM Power 4.- 17 Vektorrechner.- 17.1 Einführung.- 17.2 CDC CYBER 205.- 17.3 Cache-Speicher.- 17.4 Register.- 17.4.1 Steuerregister.- 17.4.2 Vektorregister.- 17.5 CRAY-Vektorrechner.- 17.6 Leistung von Vektorrechnern.- 17.7 Entwicklungs-Trends.- 18 Hardware-Komponenten zur Unterstützung des Betriebssystems.- 18.1 Einführung.- 18.2 Privilegstufen.- 18.3 Stapel.- 18.4 Unterbrechungen.- 19 Ein- und Ausgabe-Organisation.- 19.1 Einführung.- 19.2 Plattenspeicher.- 19.2.1 Magnetische Plattenspeicher.- 19.2.2 Optische Plattenspeicher.- 19.2.3 Holographische Speicher.- 19.3 Festplattenspeicher-Ansteuerung.- 19.4 Ein-/Ausgabe-Befehle.- 19.5 Arten der Ein-/Ausgabe.- 20 Parallelrechner.- 20.1 Einführung.- 20.2 Klassifizierung.- 20.2.1 Tightly coupled MIMD-Architekturen.- 20.2.2 Loosely coupled MIMD-Architekturen.- 20.3 Leistung von Parallelrechnern.- 20.4 Datenabhängigkeit.- 21 Multimedia-Rechner.- 21.1 Einführung.- 21.2 Multimediale Datenverarbeitung.- 21.3 Multimedia-Erweiterungen.- 21.3.1 SIMD.- 21.3.2 MMX.- 21.3.3 SSE.- 21.3.4 SSE2.